摩尔定律既已失效，我们该用什么方法衡量半导体进步？

ARM公司首席研究工程师Brian Cline解释道，这两项值可以算是新型制程节点中建立基本逻辑的“最小公分母”。而两个值的乘积，也能够很好地估算晶体管的最小可能面积。而其他各个设计步骤（包括逻辑构成、SRAM单元、电路块等）都会不断增加这个最小面积的实际数值。他表示，“在对物理特征的精心设计之下，良好的逻辑制程应该能够将这个值保持在最低水平。”

IEEE国际设备与系统发展路线图（IRDS）主席Gargini在今年4月还提出，半导体行业将把接触栅极节距（G）、金属节距（M）结合起来，建立起一项更能“反映现实”的三位数衡量指标。对于未来的芯片来说，最重要的将是芯片上的设备层数（T）。（IRDS是「国际半导体技术发展路线图」，即ITRS的继任者。ITRS曾是一项延续数十年之久的全行业研究项目，旨在预测未来节点的各方面细节以帮助半导体行业及各供应商建立起统一的发展目标。目前ITRS已经失效，由IRDS继续承担相关指导工作。）

曾领导ITRS相关工作的Gargini提到，“这三项参数，基本足以对晶体管密度做出全面评估。”

根据IRDS路线图来看，即将推出的5纳米芯片中的接触栅极节距为48纳米，金属栅极节距为36纳米，且采用单层结构，因此可以表述为G48M36T1的形式。虽然还不能完全解决问题，但这至少要比“5纳米节点”准确得多、也有意义得多。

与节点命名法一样，GMT指标中的栅极节距与金属节距值也将在未来十年中继续减小。但这种减小速度也将越来越慢，按照目前的速度来看，大约会在十年之后达到终点。到那时，金属节距将接近极紫外光刻所能操作的极限。尽管上一代光刻机能够以经济高效的方式突破193纳米波长这一明确极限，但人们普遍认为在极紫外光刻机上不会再有这样的意外惊喜。

Gargini表示，“到2029年左右，我们将到达光刻技术的极限。”在那之后，“唯一的出路就只有堆叠……堆叠将是增加晶体管密度的唯一途径。”

换言之，届时层数T将变得至关重要。目前最先进的硅CMOS仍是单层晶体管，通过十多个金属互连层被链接至电路当中。但如果我们能够构建起双层晶体管，那么器件的密度将可直接翻倍。

硅CMOS的可行性目前仍受限于实验室环境，但相信情况很快就会出现转机。十多年来，行业研究人员一直在探索生产“单片式3D集成电路”的方法，即在芯片中一层又一层地堆叠晶体管。这并非易事，因为硅材料的加工温度通常很高，因此在堆叠下一层时、往往会对上一层造成破坏。尽管如此，部分工业研究工作（其中以比利时纳米技术研究公司Imec、法国CEA-Leti以及英特尔为代表）已经有所斩获。作为由此催生出的两种全新CMOS逻辑晶体管技术，NMOS与PMOS能够交替堆叠并为下一代处理器铺平发展道路。

更重要的是，即将出现的非硅技术也有可能率先迈入3D时代。例如，麻省理工学院Max Shulaker教授和他的同事们就在尝试开发采用碳纳米管晶体管层的3D芯片。这类设备能够在相对较低的温度下制造加工，因此与传统硅芯片相比，这些“碳芯片”的多层结构似乎更易于实现。

其他企业也致力于研究能够在硅材料上的金属互连层内构建逻辑或存储设备的方案，包括使用稀薄半导体（如二硫化钨）制造微机械继电器与晶体管等。

大约一年之前，一群著名学者齐聚加州大学伯克利分校，就新标准提出自己的看法。

（编辑：PHP编程网 - 襄阳站长网）

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